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    文档作者：番茄花园
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    智力竞赛抢答器顶层逻辑图

    智力竞赛抢答器顶层逻辑图时序仿真图
    抢答判断panduan模块:
    VHDL源程序:
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity panduan is
    port(clr,host,d1,d2,d3,d4:in std_logic;
    q1,q2,q3,q4,alm,jg:out std_logic);
    end panduan;
    architecture bhv of panduan is
    signal cp:std_logic_vector(3 downto 0);
    signal en:std_logic;
    begin
    cp<=d4&d3&d2&d1;
    process(cp,host,clr)
    begin
    if clr='0' then
    jg<='0';alm<='0';en0 then
    jg<='1';alm<='0';en0 then
    jg<='0';alm<='1';en<='1';
    end if;
    end process;
    process(en,cp)
    begin
    if en'event and en='1' then
    q1<=cp(0);q2<=cp(1);q3<=cp(2);q4qqqqq<="1111";
    end case;
    end process;
    end bhv;
    时序仿真图:
    记分jifen模块:
    VHDL程序;
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity jifen is
    port(host,alm:in std_logic;
    l1:out std_logic_vector(3 downto 0):="0000";

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