电子秒表电路
北航计算机学院 艾明晶
内容概要
实验目的
实验要求
实验原理
实验内容
扩展内容
实验报告
实验目的
了解掌握电子秒表电路的结构与原理 .
掌握创建顶层图形设计文件的方法 .
熟练掌握引脚锁定及编程下载的方法 .
设计一个电子秒表电路,使其具有异步清零和启动/停止计数功能,最大能计到59.99s,并用数码管显示其秒高位,秒低位,百分秒高位,百分秒低位.用发光二极管显示向分钟的进位信号.
启动计数和停止计数使用同一个输入信号.当第一次按下启/停按钮时,启动计数;第二次按下启/停按钮时,则暂停计数;第三次按下启/停按钮时,在原来的数值基础上继续计数…… .
实验要求
设计此电路的关键在于BCD码计数器的计数时钟,它应由启/停按钮来控制:当启动计数时,计数时钟输出T = 0.01s的时钟信号;当停止计数时,计数时钟输出维持在高电平或低电平,同时产生计数时钟信号的计数器(即分频计数器)保持原计数值!

实验原理
本实验选择实验箱的模式7
fclk = 50MHz;
FPGA适配板上的J6应接最下方两个插针 ,选择Clock0 ;
按钮式开关键1(Pin233),键4(pin237)(高脉冲持续时间为20ms)实现异步清零和启动/停止计数功能 ;
4个(共阳级)7段码显示数码管数码5,数码4显示计数器秒高位和秒低位的值,用数码2,数码1显示百分秒高位和百分秒低位的值;
用发光二极管D1(PIO40-Pin161)显示向分钟的进位.
将电路划分为3个子模块,先进行子模块设计
分频电路子模块clkdiv100.v
将输入时钟T = 0.1ms分频为T = 0.01s,即分频系数为100.
提示:所有赋值语句均采用非阻塞赋值,采用语句"clkout 10KHz)
always @(posedge clk or posedge clr)
//(2)此always模块产生enable信号
always @(posedge startstop or posedge clr)
//(3)计数允许信号,作为10KHz ->100Hz分频电路的输入时钟
assign cnt_en=clk_10KHz&enable;
//(4)此always模块实现时钟分频电路(10KHz ->100Hz )
//(5)调用bcdcnt子模块和p7seg子模块
// 定时计数子模块bcdcnt.v源代码
// 显示子模块p7seg.v源代码
endmodule
testbench写法
顶层电路
实验目的
实验要求
实验内容
设计思路:给出原理框图及每部分的说明,说明完成了哪些功能,对于本实验中的关键设计进行详细的说明 .
仿真波形及分析:给出主要模块和顶层文件的仿真波形的截图.然后对照波形,详细分析其工作过程.
对遇到的问题及解决方法进行详细的说明.
回答"五,问题与思考"中提出的问题 .
实验报告